Zaporedno logično vezje
Zaporedna logična vezja so kombinirana logična vezja s pomnilniškimi enotami. Ta vezja niso v celoti odvisna od vhodnih stanj, da bi zagotovila izhod. So logična vezja z dvema stanjema, kar pomeni, da lahko ta vezja vzdržujejo izhod konstantno pri visokem '1' ali nizkem '0', tudi če se vhodi spreminjajo s časom. Izhodno stanje je mogoče spremeniti le z uporabo prožilnega impulza v zaporednih vezjih.
Osnovna predstavitev zaporednega vezja je prikazana spodaj:
Klasifikacije zaporednih vezij
Zaporedna vezja so razdeljena na podlagi njihovih sprožilnih stanj, kot je navedeno spodaj:
- Zaporedna vezja na podlagi dogodkov
Spadajo v družino asinhronih zaporednih logičnih vezij. So brez ure in lahko delujejo takoj po prejemu vnosa. Izhod se takoj spremeni z vhodno kombinacijo. - Zaporedna vezja, ki jih poganja ura
Spadajo v družino sinhronih zaporednih logičnih vezij. Ta zaporedna vezja poganja ura. To pomeni, da potrebujejo signal ure za delovanje z vhodnimi kombinacijami in ustvarjanje izhoda. - Zaporedno vezje, ki ga poganja impulz
Ta zaporedna vezja so lahko na pogon ure ali brez nje. Pravzaprav združujejo lastnosti zaporednih vezij, ki jih poganjajo dogodki in takt.
Izraz 'sinhroni' pomeni, da lahko signal ure spremeni stanja zaporednega vezja brez uporabe zunanjega signala. V asinhronih vezjih je za ponastavitev vezja potreben zunanji vhodni signal.
Izraz 'ciklično' pomeni, da se del izhoda vrne nazaj na vhod kot povratna pot. Vendar pa je 'neciklično' nasprotje cikličnega, kar pomeni, da v zaporednih vezjih ni povratnih poti.
Primeri zaporednih vezij – zapahi in japonke
Zapahi in flip-flopi so sekvenčna vezja, z določenimi razlikami v principu delovanja. Zapah ne vključuje signalov ure za proženje stanj, medtem ko flip-flopi zahtevajo proženje ure, kot je prikazano na spodnji sliki:
Zgornja slika predstavlja zapah SR in flip-flop SR. Urni impulz je prikazan v primeru flip-flopa zgoraj.
SR natikač
SR flip-flop je tako kot SR zapah, z dodatno funkcijo ure. Sprožilec ure deluje tako, da flip-flop nastavi v stanje, flip-flop pa se ob odsotnosti taktnega impulza obnaša brezhibno.
Blokovni diagram SR Flip Flop je prikazan spodaj:
Shema vezja
Japonke SR so v bistvu sestavljene iz vrat NAND, tako kot zapah SR. Vendar pa je vhod ure prikazan med prvima dvema vratoma NAND za indicirano proženje ure, kot je navedeno spodaj:
Tabela resnice
Tabela resnic, ki vsebuje vse štiri možne vhodne kombinacije na terminalih S & R skupaj z dvema izhodnima stanjema, Q & je v spodnji tabeli:
Vhod ure je vedno na E=1, da se omogoči delovanje flip-flopa SR. Spodaj so obravnavane štiri kombinacije vhodov in izhodov:
1: Ko je S=0, R=1 (Set):
Izhod Q doseže visoko stanje, ko je S=0 & R=1
2: Ko je S=1, R=0 (ponastavi):
Izhod Q se spremeni v nič, medtem ko je izhod Q'=1, ko je S=1 & R=0.
3: Ko je S=1, R=1 (brez spremembe):
Izhod ostane v prejšnjem stanju, kot ga prikliče flip flop SR.
4: Ko je S=0, R=0 (nedoločeno):
Izhodi so nedoločeni, ker sta oba vhoda nizka.
Preklopni diagram
Spodaj je mogoče narisati preklopni diagram flip-flopa SR za visoka in nizka stanja vhodov 'S' in 'R' z izhodi. Preklopni diagram se zdi v redu, dokler se oba vhodna stanja ne spremenita na '0' in izhodi postanejo neveljavni. Po neveljavnem stanju flip-flop SR postane nestabilen, medtem ko lahko en izhod preklopi hitreje kot drugi, kar povzroči nedoločeno vedenje.
Vrste japonk SR:
Japonke SR je mogoče sestaviti z vrati IN, NAND in NOR. Podrobnosti konfiguracije skupaj s tabelami resnic za vsako vrsto so obravnavane spodaj.
1- pozitivna NAND vrata SR flip flop
flip-flop s pozitivnimi vrati NAND doda dve dodatni vrati NAND v osnovni flip-flop SR. Pozitivna vrata NAND preklopijo v nastavljena in ponastavljena stanja z uporabo visokega vhoda namesto nizkih vhodov v osnovnem flip-flopu SR. Z drugimi besedami, vnos '1' na terminalu 'S' zagotavlja nastavljeno stanje, medtem ko vnos '1' na terminalu 'R' zagotavlja stanje ponastavitve.
Poleg tega se zdaj pojavi neveljavno stanje, ko sta oba vhoda visoka, medtem ko oba ničelna vhoda nimata sprememb v izhodih.
2-NOR vrata SR flip flop
Japonke SR je mogoče sestaviti tudi z uporabo dveh NOR vrat. Ta konfiguracija deluje podobno kot pozitivna konfiguracija vrat NAND. Stanja nastavitve in ponastavitve se sprožijo z visokim impulzom ali '1' namesto z nizkim impulzom ali '0' v osnovni konfiguraciji flip-flopa SR. Tabela resnic prikazuje enaka izhodna stanja kot flipflop SR s pozitivnimi vrati NAND.
3-taktna japonka SR
Japonke s taktom SR sprejemajo vhode iz dveh vrat IN. Eden od vhodov vrat IN je vhodni signal za priključke SR flip flop, medtem ko je drugi vhod ura ali omogočanje. Urni impulz igra pomembno vlogo pri tej konfiguraciji. Urni impulz lahko po potrebi vklopi ali izklopi dve dodatni vrati NAND, da zagotovi boljši nadzor nad izhodnim stanjem. Ko je vhod za omogočanje »EN« visok, vse funkcije vrat NAND zagotavljajo izhod. Ko je vhod za omogočanje 'EN' nizek, sta dve dodatni vrati NAND odklopljeni, prejšnja stanja pa prikliče flip flop SR.
Aplikacija – Switch Debounce Circuit
Japonke SR se sprožijo na robu in precej gladko preklapljajo svoja stanja. Lahko odpravijo poskakovanje mehanskih stikal. Do pojava odboja pride, ko zunanje mehansko stikalo ne upravlja popolnoma z notranjimi kontakti in kontakti odskočijo, preden se zaprejo ali odprejo. Ta postopek ustvari niz neželenih signalov, ki lahko nepričakovano sprožijo logična vrata, preden se uporabijo dejanski vhodi.
V konfiguraciji odboja stikala so kontakti mehanskega stikala povezani s priključki za nastavitev in ponastavitev osnovnega flip flopa SR, kot je prikazano spodaj:
Ker se natikači SR sprožijo na robovih, bo začetno vhodno stanje štelo k ustvarjanju izhoda, ne glede na kasnejša nihanja vhoda. Tudi če pride do niza zaprtih-odprtih stanj zaradi odbijanja stikala, kot je prikazano spodaj, bo izhod še vedno en gladek impulz.
Zaključek
Zaporedna logična vezja se od kombinacijskih vezij razlikujejo po pomnilniških enotah. Ta logična vezja so odvisna tudi od preteklih vhodnih stanj skupaj s sedanjimi vhodnimi stanji. Ta vezja lahko ohranijo svoja izhodna stanja na visoki ali nizki ravni, tudi če se vhodi s časom spreminjajo. Najpogostejši primer sekvenčnih logičnih vezij so SR flip flops. So kot zapah SR z dodatnimi pomnilniškimi enotami.